隨著處理器、多媒體和網(wǎng)絡(luò)技術(shù)的不斷進(jìn)步，它們對(duì)帶寬的需求比以往任何時(shí)候都要大。點(diǎn)對(duì)點(diǎn)物理接口開(kāi)始過(guò)時(shí)，因?yàn)樗鼈兒茈y跟上不斷增長(zhǎng)的數(shù)據(jù)速率。為了繞過(guò)物理限制，已經(jīng)利用共模邏輯來(lái)提供高速、低功耗的接口標(biāo)準(zhǔn)。

本技術(shù)說(shuō)明旨在解釋和區(qū)分當(dāng)今可用的主要邏輯接口：LVPECL；LVDS；HCSL；CML。

為什么選擇差分信號(hào)？

射頻電路中最大的問(wèn)題之一是輸入波在傳輸過(guò)程中可能會(huì)被EMI失真，從而產(chǎn)生噪聲信號(hào)。

當(dāng)信號(hào)通過(guò)單端連接傳輸時(shí)，石英振蕩子，傳輸過(guò)程中施加在其上的任何噪聲都會(huì)影響輸出，這可能會(huì)產(chǎn)生不可靠的失真波。

在差分信號(hào)中，兩條電線(xiàn)經(jīng)常被扭曲在一起，成為EMI耦合，這意味著它們所經(jīng)歷的干擾或多或少是相同的，使電線(xiàn)之間的電壓差幾乎為0V。這允許其中一根導(dǎo)線(xiàn)作為信號(hào)應(yīng)該是什么樣子的參考，使輸出按預(yù)期輸出。

差分信號(hào)總體上比單端信號(hào)更不受噪聲影響。

LVPECL

低電壓正發(fā)射極耦合邏輯（LVPECL）最初是作為發(fā)射極耦合的邏輯（ECL）開(kāi)始的。

ECL是早期的技術(shù)之一，它允許快速的開(kāi)關(guān)速度，并且具有與CMOS相當(dāng)?shù)膫鞑r(shí)間

上圖所示的電路顯示了ECL接口的操作。

當(dāng)“高”輸入通過(guò)Vin進(jìn)入電路時(shí)，Q1導(dǎo)通，Q2截止。在此期間，Q1未飽和，這使Vout2變高，Vout1變低，因?yàn)閴航翟?00Ω以?xún)?nèi)。當(dāng)“低”輸入通過(guò)Vin進(jìn)入電路時(shí)，這種行為會(huì)得到反映。Q1將截止，Q2將導(dǎo)通，并且由于330Ω電阻器上的電壓下降，Vout1將為高，而Vout2將為低。

輸入高電壓和低電壓由電源電壓、基極電壓和發(fā)射極電壓值定義。在這個(gè)例子中，Vcc＝5V，Vbb＝4V和Vee＝0V。這使得高和低的輸入值分別為4.4V和3.6V。

盡管ECL一直是一些應(yīng)用程序中仍在使用的最流行的接口之一，但它也有缺點(diǎn)；低噪聲裕度、高功耗、電平移位器需要與其他邏輯門(mén)接口，最重要的是，它脫離負(fù)功率軌。這是有問(wèn)題的，因?yàn)樗古c其他邏輯族的接口變得困難，因?yàn)樗鼈儗⒇?fù)軌接地。最初使用負(fù)電源是因?yàn)樗畲笙薅鹊販p少了電源變化對(duì)柵極邏輯電平的影響。
這導(dǎo)致了正發(fā)射極耦合邏輯（PECL）的興起，進(jìn)而導(dǎo)致了低壓正發(fā)射極耦聯(lián)邏輯（LVPECL）

進(jìn)口晶振的ECL、PECL和LVPECL之間有什么區(qū)別嗎？

PECL和LVPECL使用正電源電壓，而ECL使用負(fù)電源。然而，這是唯一的主要區(qū)別，并且這三個(gè)接口都以相同的方式工作。

PECL允許使用5V正極電源，這簡(jiǎn)化了電路的設(shè)計(jì)，并節(jié)省了少量的電力。

LVPECL現(xiàn)在是最常用的ECL接口，因?yàn)樗３至薊CL的快速開(kāi)關(guān)速度和低傳播時(shí)間，同時(shí)將電源電壓降低了約50%。
Euroquartz振蕩器差分輸出邏輯EMW576D33-155.52-2.5/-30+75

LVDS

低壓差分信號(hào)（LVDS）使用差分傳輸，這比單端方案具有巨大的優(yōu)勢(shì)，因?yàn)樗蛊洳惶菀资艿焦材Ｔ肼暤挠绊憽ｑ詈系交ミB上的任何噪聲都被接收器視為共模調(diào)制，并被拒絕，這意味著接收器只對(duì)差分電壓做出響應(yīng)。LVDS主要設(shè)計(jì)用于點(diǎn)對(duì)點(diǎn)應(yīng)用，但總線(xiàn)LVDS（BLVDS）被定義為支持多點(diǎn)應(yīng)用。

與ECL系列不同，LVDS不依賴(lài)于特定的電源電壓。這使得它在考慮電路設(shè)計(jì)的壽命時(shí)可以作為一個(gè)安全的選擇，因?yàn)樗梢院苋菀椎貜?V遷移到3.3V或2.5V，同時(shí)仍然保持其性能。

LVDS與其他邏輯接口不同，因?yàn)樗皇褂秒妷翰▌?dòng)，而是使用電流波動(dòng)。它通過(guò)控制流經(jīng)電路的電流的極性來(lái)工作。

電流流經(jīng)與線(xiàn)路阻抗匹配的電阻器（通常為100Ω），以避免高頻反射。當(dāng)通過(guò)電阻器時(shí)，接收器輸入處會(huì)出現(xiàn)電壓降。接收器減去這兩個(gè)電壓以獲得差值。如果將3.5毫安的電流注入電路，并通過(guò)一個(gè)100Ω的電阻器，它將產(chǎn)生350毫伏的電壓（根據(jù)歐姆定律）。接收器能夠感測(cè)通過(guò)它的電流的極性以確定邏輯電平。

LVDS變送器消耗恒定電流，這大大減少了對(duì)電源去耦的需求，從而減少了對(duì)電路的電源和接地電平的干擾。

使用LVDS的優(yōu)點(diǎn)是提高了電磁兼容性，并結(jié)合了低電壓操作。電壓順應(yīng)性也加倍，因?yàn)樾盘?hào)不限于單端

輸出。

雖然LVDS石英晶振有它的優(yōu)點(diǎn)，但它的抖動(dòng)性能不如PECL，它更昂貴，并且在支持的最大數(shù)據(jù)速率方面受到限制。

LVDS最常見(jiàn)的用途是將數(shù)據(jù)從處理單元傳輸?shù)斤@示器。這主要包括以60Hz的刷新率將數(shù)據(jù)傳輸?shù)絃CD屏幕。它以前在計(jì)算機(jī)中用于從主板到顯示器的數(shù)據(jù)傳輸。盡管AMD和英特爾自2013年起停止支持LVDS，但它仍然廣泛用于電視和筆記本電腦。
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HCSL

高速電流導(dǎo)向邏輯（HCSL）是用于PCIe應(yīng)用程序以及Intel芯片組的最受歡迎和支持的邏輯接口。

HCSL在低電流（通常為94mA，最大為115mA）下工作時(shí)產(chǎn)生的噪聲非常小。位于LVDS和LVPECL接口之間。這就是為什么它被選擇用于主板操作，因?yàn)樗軌虍a(chǎn)生清晰、無(wú)噪聲的信號(hào)。

HCSL的工作原理是將信號(hào)通過(guò)微分器，微分器會(huì)產(chǎn)生一個(gè)正波和一個(gè)負(fù)波。然后，這兩個(gè)波進(jìn)入一個(gè)由電阻器端接的減法器。減法器放大信號(hào)的正部分，從而產(chǎn)生具有原始信號(hào)的兩倍振幅的輸出。

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CML

共模邏輯（CML）是最簡(jiǎn)單的高速邏輯接口之一。它提供低輸出電壓擺動(dòng)，從而實(shí)現(xiàn)低功耗。

CML的工作原理是電流轉(zhuǎn)向。電流在兩個(gè)交替的路徑之間轉(zhuǎn)向。根據(jù)電流向下發(fā)送的路徑，它會(huì)在輸出處顯示“1”或“0”。

CML最常用于光纖元件，貼片晶振因?yàn)樗谡_的端接下產(chǎn)生的噪聲非常小，并且能夠在印刷電路上傳輸大量數(shù)據(jù)（約312.5Mbit/s至3.125Gbit/s）

董事會(huì)。

CML相對(duì)于ECL家族的主要優(yōu)勢(shì)在于它使用50? 而ECL在輸出端具有非常低的電阻。50? 終止防止任何反射和噪聲在輸出波形中向上終止。CML還具有使用非常小的功率的優(yōu)點(diǎn)，具有大約400mV的電壓擺幅，該電壓擺幅是LVPECL的一半并且僅略高于LVDS。CML還兼容1.8V、2.5V、3.3V和5.0V電源電壓。

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